IT之家 8 月 1 日消息，Alphawave Semi 公司最新研发出业界首款 3nm UCIe 芯粒（chiplet），为采用台积电 CoWoS 封装技术的系统级封装（system-in-packages，SiP）实现 die-to-die 连接。
该芯粒组面向超大规模、高性能计算和人工智能等高需求领域，让用户构建各种系统级封装。Alphawave Semi 高级副总裁兼定制硅和 IP 总经理 Mohit Gupta 表示：该 3nm 芯粒虽然也可以单独用于连接符合 UCIe 1.1 标准的芯粒，但该 IP 的主要用途是集成到其他芯粒中，让 Alphawave Semi（为其客户）或获得 IP 授权的公司实现 die-to-die 连接。经过硅验证的 3nm die-to-die 接口 IP 对市场意义重大，它可以利用台积电迄今为止最先进的制造工艺构建多芯粒 SiP。
该 3 纳米芯粒支持 8 Tbps / mm 的带宽密度，采用台积电 CoWoS 2.5D 硅中介层（silicon-interposer-based）封装，包含物理层和控制器 IP，支持 PCIe、CXL、AXI-4、AXI-S、CXS 和 CHI 等多种协议。Alphawave Semi 的 UCIe 子系统 IP 符合最新的 UCIe 规范 Rev 1.1，并配备了广泛的测试和调试功能，包括 JTAG、BIST、DFT 和 Known Good Die（KGD）功能。IT之家简要介绍下本文中涉及的相关专有名词：
广告声明：文内含有的对外跳转链接（包括不限于超链接、二维码、口令等形式），用于传递更多信息，节省甄选时间，结果仅供参考，蓝鸢梦想所有文章均包含本声明。
